O pozícii
Команда ищет RTL Design Engineer для разработки сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Рассматриваются кандидаты уровня junior, middle и senior.
Основные задачи
- Разрабатывать сложные функциональные модули для ASIC на Verilog/SystemVerilog
Мы ждём от кандидата
- Опыт разработки RTL от 2 лет
- Знание Verilog/SystemVerilog
- Опыт использования RTL-симулятора от 2 лет, любой vendor
- Опыт использования Linux
- Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы
- Опыт работы с системами контроля версий
- Знание современных интерфейсов AXI, PAB, AHB
- Знакомство с интерфейсами периферии SPI, UART, I2C, I3C
Будет плюсом
- Знакомство с make и скриптовыми языками perl, Python, Tcl, Shell
- Опыт программирования на C или asm
- Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением
- Опыт разработки блоков помехоустойчивого кодирования
- Знание стандартов LTE/5G L1
- Опыт разработки и имплементации алгоритмов ЦОС
Условия
- Формат работы: удалёнка, гибридный формат или офис
- Офисы находятся в Москве, Санкт-Петербурге, Нижнем Новгороде, Екатеринбурге и Минске
- Заработная плата: от 150 000 до 400 000 gross в зависимости от грейда
Компания
YADRO
Отклик
Подробнее о вакансии и откликнуться можно по указанной ссылке.
Контакт для связи: @recruiter_yadro