İlan hakkında
Команда ищет RTL Design Engineer для разработки сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Рассматриваются кандидаты уровня junior, middle и senior.
Основные задачи
- Разрабатывать сложные функциональные модули для ASIC на Verilog/SystemVerilog
Мы ждём от кандидата
- Опыт разработки RTL от 2 лет
- Знание Verilog/SystemVerilog
- Опыт использования RTL-симулятора от 2 лет, любой vendor