Vaba ametikoha kohta
YADRO ищет RTL Design Engineer для разработки сложных функциональных модулей для ASIC на Verilog/SystemVerilog. Рассматриваются кандидаты junior, middle и senior с опытом RTL-разработки от 2 лет.
Основные задачи
- Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.
Условия
- Формат работы: удалённо, гибридно или в офисе.
- Офисы расположены в Москве, Санкт-Петербурге, Нижнем Новгороде, Екатеринбурге и Минске.
- Зарплата: от 150000 до 400000 рублей gross в зависимости от грейда.
Будет плюсом
- Знакомство с make и скриптовыми языками Perl, Python, Tcl или Shell.
- Опыт программирования на C или ассемблере.
- Опыт работы с ПЛИС Altera и/или Xilinx и соответствующим программным обеспечением.
- Опыт разработки блоков помехоустойчивого кодирования.
- Знание стандартов LTE/5G L1.
- Опыт разработки и имплементации алгоритмов ЦОС.
- Опыт использования Python или MATLAB/Simulink.
- Знакомство с методами верификации.